33 мегапикселя на ладони

[Дмитрий Бучинский]

вобщем с указанными настройками , усиление 0 и смещение 255,правый конец входного кондёра посажен на землю.
основная масса пикселей имеет значение в районе 08В4, некоторые 14В1

Картинка с вертикальными полосами наводит на подозрение, что АЦП не переключился в одноканальный режим, и пытается оцифровывать сигналы с неиспользуемых входов (по умолчанию АЦП работает как трехканальный).
Я не силен в VHDL, соотв. не имею возможности проверить, но КМК ошибка возможно вкралась именно в алгоритм (процедуру) записи конфигурации в регистры АЦП. В этом случае у Вас не только теряется полезная информация (когда АЦП цифрует неиспользуемый канал), но и ХЗ что _реально_ пишется в настройки PGA, Ofset, Config.

P/S. В схеме из поста 310 следует, что неиспользуемые входы закорочены на землю. Я не уверен, что такое решение корректно, т.к. это может влиять на внутренние напряжения смещения в АЦП. В QHY6 подобный АЦП, там китаец все три входа через свои развязывающие конденсаторы посадил на эмиттер транзистора повторителя сигнала (который на выходе ПЗС)*. Если входы не используются, КМК лучше их заземлять не напрямую, а через индивидуальные разделительные конденсаторы, как в даташите - чтобы сохранить постоянные составляющие на входах.

Могу ошибаться, ногами не бейте.

*P/S. За давностью запамятовал - между ПЗС и АЦП стоит видеоусилитель AD826 - входы АЦП "собраны" на выход ВУ.

[andreichk]

Картинка с вертикальными полосами наводит на подозрение, что АЦП не переключился в одноканальный режим, и пытается оцифровывать сигналы с неиспользуемых входов (по умолчанию АЦП работает как трехканальный).

этого просто не может быть, я там железно нужный бит в 0 ставлю для одноканального режима.
насчёт того, что неиспользуемые входы надо как-то иначе заземлять, то есть через конденсаторы, тут ни чего не могу возразить, мне такое даже в голову не приходило, что они как-то могут влиять на свободный канал, пусть спецы подскажут, но меня заверяли, что их непременно надо сажать на землю именно для снижения помех на используемый канал.

When operating in 1CH or 2CH
Mode, the unused analog inputs should be grounded.

из даташита

[andreichk]

вот код настройки ацп по спи

Код: [Выделить]

`timescale 1ms / 1ns
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer: 
// Create Date: 31.08.2013 20:38:09
// Module Name: adc_spi.   настройка ацп по спи
//////////////////////////////////////////////////////////////////////////////////
module adc_spi(
  // Clock
  input wire clock,
  input wire init_en,
  input wire [5:0]Gain_Reg,  // = 6'h3F;
  input wire [7:0]Offset_Reg,// = 8'hFF;
  // ADC Out
  output reg adc_sload,
  output wire adc_sclk,
  output  reg adc_sdata
);

reg [3:0] t;

always @ (posedge clock)
begin
  t <= t + 1;
end

reg [15:0] p;
reg[5:0] num;

always @ ( posedge t[2] ) begin

if(!init_en) begin p <= 0;
   end else begin
                  adc_sload <= ((p == 0)||(p == 17)||(p == 34)||(p == 51)) ? 1 : 0;
                          p <= (p == 51) ? 51 : p + 1;
 
if(!adc_sload) begin
                       num <= num + 1'b1;
case (num)
6'd1:  adc_sdata <= 0'b0;          //bit3
6'd2:  adc_sdata <= 0'b0;          //bit4
6'd3:  adc_sdata <= 0'b0;          //bit5
6'd4:  adc_sdata <= 0'b0;          //bit6
6'd5:  adc_sdata <= 0'b0;          //bit7
6'd6:  adc_sdata <= 0'b0;          //bit8
6'd7:  adc_sdata <= 0'b0;          //bit9
//=============
6'd8:  adc_sdata <= 0'b1;          //bit10 Internal VREF
6'd9:  adc_sdata <= 0'b0;          //bit11
6'd10: adc_sdata <= 0'b1;          //bit12 CDS 1 CH Red
//=============
6'd11: adc_sdata <= 0'b0;           //bit13
6'd12: adc_sdata <= 0'b0;           //bit14
6'd13: adc_sdata <= 0'b0;           //bit15

6'd14: adc_sdata <= 0'b0;           //bit16
6'd15: adc_sdata <= 0'b0;           //bit17
6'd16: adc_sdata <= 0'b0;           //bit18
//===========================================================================
6'd17: adc_sdata <= 0'b1;          //bit19 addr Gain_Reg_
6'd18: adc_sdata <= 0'b0;          //bit20
6'd19: adc_sdata <= 0'b0;          //bit21
6'd20: adc_sdata <= 0'b0;          //bit22

6'd21: adc_sdata <= 0'b0;          //bit23
6'd22: adc_sdata <= 0'b0;          //bit24
6'd23: adc_sdata <= 0'b0;          //bit25
6'd24: adc_sdata <= 0'b0;          //bit26
//=============
6'd25: adc_sdata <= Gain_Reg[5];    //bit27
6'd26: adc_sdata <= Gain_Reg[4];    //bit28
6'd27: adc_sdata <= Gain_Reg[3];    //bit29
6'd28: adc_sdata <= Gain_Reg[2];    //bit30
6'd29: adc_sdata <= Gain_Reg[1];    //bit31
6'd30: adc_sdata <= Gain_Reg[0];    //bit32
//==========================================================================
6'd31: adc_sdata <= 0'b0;          //bit33
6'd32: adc_sdata <= 0'b1;          //bit34 addr Offset_Reg_
6'd33: adc_sdata <= 0'b0;          //bit35
6'd34: adc_sdata <= 0'b1;          //bit36 addr Offset_Reg_
6'd35: adc_sdata <= 0'b0;          //bit37
6'd36: adc_sdata <= 0'b0;          //bit38
6'd37: adc_sdata <= 0'b0;          //bit39

6'd38: adc_sdata <= Offset_Reg[7];//0'b0;//bit40 знак . 0'b1 -, 0'b0 +

6'd39: adc_sdata <= Offset_Reg[6]; //bit41
6'd40: adc_sdata <= Offset_Reg[5]; //bit42
6'd41: adc_sdata <= Offset_Reg[4];  //bit43
6'd42: adc_sdata <= Offset_Reg[3];  //bit44
6'd43: adc_sdata <= Offset_Reg[2];  //bit45
6'd44: adc_sdata <= Offset_Reg[1];  //bit46
6'd45: adc_sdata <= Offset_Reg[0];  //bit47
6'd46: adc_sdata <= 0'b1;//Offset_Reg[0];  //bit48

default: adc_sdata <= 46'b0;
endcase
      end
else if(num==6'd46) num <= 6'd0;
end
end

assign adc_sclk = ~t[2];

initial
begin
num = 6'd0;
  p = 0;
  t = 0;
  adc_sload = 1;
end

endmodule

[Дмитрий Бучинский]

Для меня VHDL - темный лес, поэтому Ваш код я не могу проверить от слова совсем.
По хорошему, неплохо было бы проверить корректность записи в АЦП контрольным чтением, но как это сделать без управляющего МК (чтобы результат не вызывал сомнений) - не знаю.

Впрочем, есть пара идей по поводу проверки:
1. Включить в регистрах АЦП разное значение Input Clamp BIAS, и вольтметром посмотреть напряжение смещения на выводе OFFSET. Как-бы должно соответствовать, и меняться в соответствии с настройками. Кстати, необходимость в резисторе подтяжки входа к земле - возможно следствие неправильно устанавливаемого BIASа.
2. Тупо включить двух/трехканальный режим АЦП, захватить реальный или иммитационный сигнал на входе и посмотреть, есть ли полосатость. Сравнить "картинки" полученные с разными настройками числа каналов и активного входа (в одноканальном режиме).

Как-то так.

[andreichk]

Дмитрий, похоже вы оказались правы насчёт этого:

Если входы не используются, КМК лучше их заземлять не напрямую, а через индивидуальные разделительные конденсаторы, как в даташите - чтобы сохранить постоянные составляющие на входах.

я аккуратно отпаял заземлённые входы зелёного и синего каналов и заземлил их через 100 нано керамику в корпусе 0401. и вот что я получил. проверял на обоих прогах MaximDL  и imageJ. СКО с параметрами настройки АЦП : усиление =0, смещение=225 и закороченным на землю через 100нано  красным каналом , стал равен 18. на файле почти приятный нежный шум. как только загрузится - выложу ссылку на скачивание для независимой общественной проверки.
огромное спасибо Вам , Михе и Виктору за новый толчёк в развитии.
а вот и ссылка https://drive.google.com/open?id=0B-uW0Otv8WkQTjdxX2trbXg1Z00

[Дмитрий Бучинский]

  Поздравляю.

[Дмитрий Бучинский]

Дмитрий, похоже вы оказались правы насчёт этого:

Если входы не используются, КМК лучше их заземлять не напрямую, а через индивидуальные разделительные конденсаторы, как в даташите - чтобы сохранить постоянные составляющие на входах.

По хорошему, так не должно быть 
Разработчики кристалла "кинули" сигнал CDSCLK1 напрямую на ключи S4 (Fig12 DS), хотя по правильному, надо было туда лепить "логическую И" с битом разрешения работы данного канала. А так получается просадка OFFSETа через неиспользуемые "глухозаземленные" входы по каждому импульсу CDSCLK1.

[andreichk]

они просто не предполагали, что кому-то взбредёт в голову использовать одноканальный режим при наличии 3-х каналов.

[Майоров Виктор]

а вот и ссылка https://drive.google.com/open?id=0B-uW0Otv8WkQTjdxX2trbXg1Z00

Не дается! Просит регистрацию в Google.

[andreichk]

включил https://drive.google.com/file/d/0B-uW0Otv8WkQTjdxX2trbXg1Z00/view?usp=sharing

[krussh]

Красота!
теперь надо думать как ее остужать)

[andreichk]

Красота!
теперь надо думать как ее остужать)

а чё тут думать? пельтье в наличии, с горячей стороны водяное охлаждение приделать и алда к звёздам..

[krussh]

шапку еще писать надо!
без нее не хорошо. ну и в фитс!

[Дмитрий Бучинский]

Еще пара замечаний...

1. R95/C165 в Вашей схеме явно лишние, исходя из логики работы АЦП они мешают корректной работе CDS. Необходимость их наличия намекает на ошибки тактирования АЦП.

2. Алгоритм тактирования АЦП надо бы "исследовать под микроскопом". Слишком низкая частота оцифровки не сильно лучше слишком высокой - из за утечек будут разряжаться конденсаторы в сэмплере (да и выходной плавающий затвор матрицы может разряжаться, если считывание слишком затянуто), уровень шума возрастёт. Плюс к этому - тепловые электроны, набегающие в регистр счиывания (градиент темнового поля как бы намекает). Выбор скорости чтения будет компромиссом, некой золотой серединой, возможно даже подобранной экспериментально.

3. Так-же следует обратить внимание на длительности и интервалы импульсов тактирования АЦП.
По импульсу CDSCLK1 - фронт должен быть не раньше, чем закончится переходной процесс на выходе матрицы после спада импульса RST (когда полностью устаканится опорный сигнал). Длительность импульса CDSCLK1  должна быть достаточной для полной зарядки емкостей сэмплера до уровня OFFSET. Нужно иметь в виду, что в процессе сэмплинга, конденсатор С156 так-же заряжается до уровня OFFSET, причем через выходное сопротивление каскада повторителя. Тут получается некая RC цепочка в виде C156 и выходного сопротивления повторителя - если постоянная времени этой цепочки больше длительности импульса CDSCLK1 - будет потеря части сигнала. Исходя из этого см п.4.

4. В камере QHY6 на выходе матрицы стоит такой-же эмиттерный повторитель, всё согласно ДШ. АЦП подключен к повторителю не напрямую, а через МС видеоусилителя с низким выходным сопротивлением - AD829. Зная склонность китайцев к упрощению и удешевлению своей продукции - должна быть очень веская причина чтобы эту МС туда поставить. Видимо непосредственное подключение повторителя к АЦП не позволило добиться приемлемого результата - при том, что QHY6 бюджетная камера с достаточно посредственными характеристиками.

[andreichk]

1. R95/C165 в Вашей схеме явно лишние, исходя из логики работы АЦП они мешают корректной работе CDS. Необходимость их наличия намекает на ошибки тактирования АЦП.

тут буду пробовать конечно. резистор уберу, а кондёр,если Виктор разрешит...

2. Алгоритм тактирования АЦП надо бы "исследовать под микроскопом". Слишком низкая частота оцифровки не сильно лучше слишком высокой - из за утечек будут разряжаться конденсаторы в сэмплере (да и выходной плавающий затвор матрицы может разряжаться, если считывание слишком затянуто), уровень шума возрастёт. Плюс к этому - тепловые электроны, набегающие в регистр счиывания (градиент темнового поля как бы намекает). Выбор скорости чтения будет компромиссом, некой золотой серединой, возможно даже подобранной экспериментально.

тут всё намного сложнее, дело в том, что в этой схеме с кипресом, тактовая на ФПГА - 48 МГц. далее, чтобы ровно раскидать управляющие импульсы на матрицу, я смог выставить только три частоты - 1 , 2 , 4 и 8 МГц. На последней всё падает почему-то, на 4 и 2 работает, но прут полосы по всей картинке, а 1 всё намного лучше, но медленно. Возможно, можно ещё как-то оптимизировать код, но тут нужен эксперт по верилогу. Кажись, я достиг своего предела возможностей....

3. Так-же следует обратить внимание на длительности и интервалы импульсов тактирования АЦП.
По импульсу CDSCLK1 - фронт должен быть не раньше, чем закончится переходной процесс на выходе матрицы после спада импульса RST (когда полностью устаканится опорный сигнал). Длительность импульса CDSCLK1  должна быть достаточной для полной зарядки емкостей сэмплера до уровня OFFSET. Нужно иметь в виду, что в процессе сэмплинга, конденсатор С156 так-же заряжается до уровня OFFSET, причем через выходное сопротивление каскада повторителя. Тут получается некая RC цепочка в виде C156 и выходного сопротивления повторителя - если постоянная времени этой цепочки больше длительности импульса CDSCLK1 - будет потеря части сигнала. Исходя из этого см п.4.

тут есть некоторая свобода действий, но на частотах 1,2 и 4 МГц.

4. В камере QHY6 на выходе матрицы стоит такой-же эмиттерный повторитель, всё согласно ДШ. АЦП подключен к повторителю не напрямую, а через МС видеоусилителя с низким выходным сопротивлением - AD829. Зная склонность китайцев к упрощению и удешевлению своей продукции - должна быть очень веская причина чтобы эту МС туда поставить. Видимо непосредственное подключение повторителя к АЦП не позволило добиться приемлемого результата - при том, что QHY6 бюджетная камера с достаточно посредственными характеристиками.

в своё время Виктор меня за промежуточные ОУ к стенке поставил и расстрелял насмерть.......

[andreichk]

шапку еще писать надо!
без нее не хорошо. ну и в фитс!

какую шапку?

[Дмитрий Бучинский]

в своё время Виктор меня за промежуточные ОУ к стенке поставил и расстрелял насмерть.......

Придется посмертно реабилитировать. Впрочем, для нашей Родины это нормальный, освященный веками, подход...

Есть еще мыслишко по поводу улучшения С/Ш. Непосредственно перед трансфером зарядов из секции накопления в регистр считывания, было бы неплохо очистить последний от теплового мусора методом вычитывания регистров "в корзину", лучше даже без тактирования АЦП (чтобы меньше шума по питанию/земле). Для коротких экспозиций пофиг, а на длинных может заметно помочь. Чтобы процесс был быстрее, можно попробовать такой вариант: Вытолкать заряды из вертикального регистра на высокой скорости, без тактирования горизонтального регистра, затем один раз прогнать горизонтальный регистр. Побочным эффектом может быть "засветка" нижней физической строки матрицы (не обязательно полезной, светочувствительной) за счет растекания зарядов из переполненного горизонтального регистра.

В общем, поле для деятельности широчайшее 
  Ошибся - в этой ПЗС накопление прямо в вертикальном конвейере, который нельзы двигать до считывания сигнала.

[andreichk]

в даташите на матрицу на эту тему есть описание, там как раз для этих целей задуман импульс CR, кот. очищает регистры перед генеральной обсветкой матрицы. я это реализовал в коде, правд хз, как это помогает. пока неясно.

[Дмитрий Бучинский]

тут всё намного сложнее, дело в том, что в этой схеме с кипресом, тактовая на ФПГА - 48 МГц. далее, чтобы ровно раскидать управляющие импульсы на матрицу, я смог выставить только три частоты - 1 , 2 , 4 и 8 МГц. На последней всё падает почему-то, на 4 и 2 работает, но прут полосы по всей картинке, а 1 всё намного лучше, но медленно. Возможно, можно ещё как-то оптимизировать код, но тут нужен эксперт по верилогу. Кажись, я достиг своего предела возможностей....

А что мешает сделать в FPGA деление на три/шесть? Я как-то ваял проект на старой Altera APEX (контроллер тупого ТFT LCD дисплея, с действующим прототипом в "металле"), там тоже стоял гена 48мгц, тактовая частота сначала умножалась на 2 встроенным в ПЛИС PLL, а затем делилась на три простой схемой на JK триггерах. Делитель на 3 не дает на выходе меандра, поэтому для получения меандра потом частота дополнительно делилась на 2. Писалось все "в графике", HDL так и не выучил.

P/S Импульс CR скорее всего очищает всё, включая секцию накопления. Обычно так делают "электронный затвор" в агрегатах без механического затвора - сначала чистят всё, потом выжидают время экспозиции и читают матрицу. Нужно этот момент уточнить в даташите, но у меня его под рукой нет...

[andreichk]

в начале темы ссылка на даташит