ВНИМАНИЕ! На форуме начался конкурс - астрофотография месяца ИЮЛЬ-АВГУСТ!
0 Пользователей и 2 Гостей просматривают эту тему.
Цитатаfx2Write_out должен быть с частотой, в два раза выше чем ADCCLKну тут бабушка надвое сказала. модуль comm_fpga_fx2 Cypress(... специально же для нашей камеры не затачивался. Очевидно автор не расчитывал на то, что там должна быть удвоенная частота. это уже какбэ наша задача - что подадим, то и обработает. если надо, я попробую удвоить ADCCLK и посмотрим , что получится
fx2Write_out должен быть с частотой, в два раза выше чем ADCCLK
какой сигнал является входом синхронизации приема данных трансмиттера, и (если не DDR) по положительному или отрицательному фронту трансмиттер захватывает данные.
сделал, подал куда надо и нифига хорошего чунга-чанга !!! получилось!!! только я REGWR сделал не меандром, а узким импульсом, но с той же частотой что и менандр ацп клока. Но зато и на максимальной тактовой АЦП 8 МГц, нет никаких полос !!! Вечером выложу картинки с симулятора и фотки.
If and only if both the xxxValid and xxxReady signals are asserted when a clock risingedge arrives, the data is registered by the receiver and the next data byte is madeavailable by the sender.
Since the FX2 Slave FIFO interface clocks data synchronously at the end of every 48MHz clock cycle, the theoretical maximum throughput is 48MB/s.
Думаю, дело пойдёт быстрее, если вы установите у себя программу ИЗЕ14.7. я постараюсь щас выложить для вас весь пакет с инитключём, а вы скачайте и установите у себя. затем скачаете наш проект и вместе будем его модерировать.
При условии, что REGWR это именно строб байтов (не вникал), то да, именно так и должно быть (по одному стробу на полупериод ADCCLK). Повторюсь, при условии. И если так, то можно сдвинуть чуть правее, ближе к фронтам ADCCLK, где данные гарантированно устоявшиеся. И еще раз повторюсь, в предположении, потому что полной картины не вижу, не вникал.